【記者呂承哲／台北報導】全球半導體研發創新機構imec（全球微電子研發中心）於8月31日舉辦ITF Taiwan 2026技術論壇，新任執行長范登納米勒（Patrick Vandenameele）表示，AI正以前所未有的速度重塑產業，算力逐漸成為關鍵基礎設施，半導體持續微縮也更加困難。imec技術路線圖已延伸至2040年代初期，包括CFET、CMOS 2.0及新一代DRAM架構，而High-NA EUV將是推進先進節點微縮的重要工具。
范登納米勒指出，過去AI運算主要透過將單顆晶片算力推升至晶粒尺寸極限，再將機架內多顆GPU串聯，最後透過Scale-out連接更多機架，形成大型訓練與推理工廠。然而，算力提升的同時，資料中心功耗也近乎線性增加，長期而言難以持續。
AI工作負載也快速改變，產業正進入多Agent AI時代，多個專業模型可協同工作，世界模型、物理AI等新架構也陸續出現。不同模型對記憶體、互連與運算架構需求差異巨大，難以透過單一硬體架構滿足所有需求。
尤其Agent AI可能大幅推升算力，部分研究顯示，其計算負載可能超過目前先進大型語言模型150倍，同時帶來龐大記憶體與互連需求。imec因此認為，下一階段必須從「全堆疊共同最佳化」尋找突破，將演算法、元件微縮、互連Fabric及系統架構跨層級整合。
在元件微縮方面，范登納米勒強調，Device Scaling仍是提升每瓦效能的重要基礎，即使微縮難度持續提高，產業仍將透過元件尺寸、材料與製程創新持續推進。其中CFET被視為A7節點之後的重要候選方案，imec已展示單片整合CFET，並持續探索後續A5、A3世代技術。
High-NA EUV則是延續微縮的重要關鍵。imec已導入ASML EXE:5200系統，並展示High-NA EUV在新型及既有光阻平台上，以單次曝光實現極小尺寸圖形及高均勻度控制，可同時支援邏輯與記憶體應用；曲線圖案化（curvilinear patterning）也進一步提高設計自由度，使單一圖層進行2D布線成為可能。
搭配NanoIC Pilot Line，imec在比利時魯汶新增約2000平方公尺無塵室，並安裝High-NA EUV設備，未來數年在歐洲與各國計畫及ASML支持下，還將陸續安裝超過100台設備，打造下一世代半導體研發試產平台。
不過，僅靠傳統尺寸微縮仍不足以支撐AI需求。imec因此提出CMOS 2.0概念，透過晶圓對晶圓混合鍵合，在同一系統建立多個邏輯層級，各層可依功能採用不同電晶體技術。
范登納米勒表示，AI需要的是效率「躍進」，而非漸進改善，目標仍是維持每10年約10倍的運算效率提升。imec已將商用CPU子系統映射至雙層CMOS 2.0架構，初步結果顯示，異質堆疊有機會帶來約2倍效能提升，目前也正與EDA業者合作推進同步多層設計。
除了元件微縮，互連也逐漸成為AI系統瓶頸。范登納米勒指出，傳統電性互連在功耗與面積上逼近極限，未來10年將從可插拔光學、共封裝光學（CPO）進一步走向整合式光學，結合新材料、光電元件及3D封裝，提高AI系統互連能源效率。
點擊閱讀下一則新聞
