英特爾、台積電、日月光搶先進封裝！Hybrid Bonding、CPO成新戰場

Chiplet推升先進封裝　2.5D、3D走向互補整合

李依珊表示，AI系統資料與運算量持續增加，高階晶片除提升運算核心算力，也須同步提高記憶體容量與資料傳輸能力，多晶片整合因此成為重要方向。

相較系統單晶片（SoC）將功能集中於大型晶粒，Chiplet可依不同功能選擇適合製程，例如運算核心採先進製程、其他功能採成熟製程，在成本、良率及製程配置間取得平衡。

封裝方面，2.5D透過矽中介層、重布線層（RDL）或局部矽橋提高橫向整合密度；3D則以垂直堆疊縮短互連距離。

李依珊指出，兩者並非取代關係，而是互補發展，AMD MI350即將8顆運算晶粒3D堆疊於2顆I/O晶粒上，再透過2.5D封裝整合8顆HBM3e。

2.5D也有不同技術路線，台積電CoWoS-S採大面積矽中介層，Intel EMIB採局部矽橋，日月光FoCoS-B則以扇出型RDL搭配局部矽橋，須依晶粒、HBM配置、尺寸及成本選擇。

隨GPU整合更多運算晶粒與HBM，封裝面積持續擴大，台積電也由CoWoS-S發展CoWoS-R、CoWoS-L，更大尺度則朝System-on-Wafer（SoW-X）推進。

Hybrid Bonding、CPO加速布局　先進封裝躍升AI架構核心

互連密度提升也推動接點持續微縮。李依珊表示，當接點縮小至10微米以下，傳統微凸塊面臨間距限制，Hybrid Bonding透過上下晶片銅電極直接結合，可提升互連密度、頻寬及傳輸能效，目前已應用於CMOS影像感測器及部分3D邏輯整合，也被視為高層數HBM重要發展方向。

不過，HBM須連續堆疊多層DRAM，任一層接合或良率出問題都可能影響整組產品，導入仍取決於成本、測試與良率成熟度。

封裝尺寸持續擴大，也帶動面板級封裝及玻璃核心載板發展。前者可提高面積利用率與生產效率，但仍有翹曲、晶片偏移及對位精度等挑戰；玻璃核心載板具高平坦度、高剛性及低翹曲潛力，但TGV、金屬化、薄玻璃搬運及可靠度仍是量產門檻。

另一方面，隨傳輸頻寬與距離增加，銅線訊號損耗及功耗上升，CPO透過將光學引擎與交換或運算晶片整合於同一封裝，縮短高速電訊號傳輸距離，推動封裝由純電子走向光電整合。

產業端也加速布局，英特爾（Intel）推進EMIB、Foveros及Hybrid Bonding、玻璃核心載板與CPO；台積電以3DFabric整合SoIC、CoWoS、InFO及SoW，並以COUPE延伸高速光互連；日月光則透過VIPack布局2.5D、3D、SiP及CPO。

李依珊指出，先進封裝已從後段製程躍升為AI產品架構與效能核心。台灣具完整供應鏈，可透過3DFabric聯盟、矽光子產業聯盟等跨域合作，加速技術及量產驗證，並強化與國際大廠合作及標準制定影響力。