從CoWoS到SoW-X 台積電打造超大型AI運算平台
除CoWoS外，台積電也同步推進System on Wafer（SoW）技術，以滿足未來超大型AI系統需求。台積電指出，SoW可整合多達64顆HBM與16顆運算晶片，中介層尺寸超過40倍光罩大小。其中，用於邏輯晶片整合的SoW-P已於2024年量產，可同時整合邏輯與HBM的SoW-X則預計於2029年就緒。
在高速傳輸領域，台積電也大舉推進COUPE與共同封裝光學（CPO）技術。根據台積電資料，與傳統銅線相比，基板上搭載COUPE的CPO可提供4倍功耗效率、延遲降低90%；若在中介層導入COUPE，效能更可提升至10倍功耗效率，延遲降低95%。
台積電表示，搭載COUPE技術的全球首個200Gbps微環調變器（MRM）將於2026年量產，位元誤差率低於1E-08。未來也將持續推進400Gbps調變器、多波長技術與多列光纖陣列單元，目標於2030年達成4Tbps/mm頻寬密度。
針對市場高度關注的CoWoS光罩尺寸放大與CoPoS布局，張敦翔認為，兩者並非取代關係，而是同步升級概念。
他解釋，CoPoS主要目的在於降低封裝成本與Wafer損耗，目前可能分兩階段推進。第一階段是將封裝Carrier由圓形改為方形，以降低邊緣損耗；第二階段則是進一步將Silicon Interposer也改為方形。
至於CoWoS光罩尺寸持續放大、甚至朝40倍方向發展，本質上則是為了解決未來超大型AI晶片與超大型封裝需求。他認為，現階段大型CoWoS可視為CoPoS全面量產前的最佳方案，未來若CoPoS成熟，兩者同步升級後，降本效益還會進一步放大。
EMIB、CoWoS路線不同 GPU與ASIC先進封裝戰分流
談到英特爾（Intel）EMIB與台積電CoWoS先進封裝技術差異，張敦翔表示，EMIB本質上屬於矽橋（Silicon Bridge）概念，成本相對較低；CoWoS則採完整矽中介層，因此整體性能通常仍較佳。
他認為，這某種程度也反映GPU與ASIC的差異。GPU產品通常更追求極致效能，因此長期仍偏向CoWoS；ASIC則較重視成本與CP值，因此較可能採用EMIB等方案。
張敦翔指出，Google TPU未來可能導入Intel EMIB，也與TPU本質上屬於ASIC架構有關，對絕對效能要求不像GPU那麼極致；但若是輝達、AMD等高性能AI晶片，長期仍可能回到CoWoS架構。
至於GPU與ASIC未來對台積電AI營收貢獻變化，他認為，ASIC未來幾年年複合成長率（CAGR）確實有機會高於GPU，主因在於基期較低，但兩者更像是同步成長，而非互相取代。
他表示，目前AI大型模型仍由輝達主導，且台積電CoWoS產能相當高比例仍由輝達包下，因此未來三年內，ASIC仍不太可能超越GPU對台積電的營收貢獻。
CPO供應鏈仍各做各的 台積電成最大整合關鍵
至於近期技術論壇大量提及的CPO，張敦翔認為，目前市場其實都在等待台積電定義標準，包括光引擎（Optical Engine）、PIC、EIC、FAU等零組件，供應鏈仍在等待統一方向。
他指出，相較輝達，「市場就在等，等台積電」，因為台積電掌握的是整體封裝與系統整合方案。若未來台積電能率先定義清楚規格，後續設備、零組件與供應鏈設計方向就能同步收斂，整個CPO量產進程才有機會真正加速。
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