CPO標準化未定 台積電、英特爾各走不同技術路線
孫家彬指出，目前市場仍處於規格定義與標準化初期，PIC（光子積體電路）、EIC（電子積體電路）與OE（光學引擎）架構尚未完全統一，因此Connector（連接器）、FAU（光纖陣列）與測試規格也難以全面標準化。他強調，若OE架構尚未定型，後續就很難建立真正統一的產業標準。
孫家彬引用市調資料指出，各大晶圓代工廠已開始建立各自的矽光子與CPO技術路線。台積電目前以COUPE平台布局CPO技術，PIC採65奈米製程，EIC則可搭配7奈米甚至更先進節點，再透過SoIC與Hybrid Bonding等技術進行整合；三星規劃於2027年後切入相關市場；英特爾則早已深耕矽光子多年，格羅方德擁有自家Fotonix平台，聯電則採用imec授權技術。
他表示，對IC設計業者而言，未來選擇晶圓代工廠時，不再只是比較PIC或EIC單一技術能力，更重要的是PIC、EIC與先進封裝整合後，能否與原本晶片封裝架構進行協同設計與系統整合，這才是後續CPO能否真正量產的關鍵。
主動對光成量產瓶頸 導入光纖大幅拉長測試時間
孫家彬認為，未來CPO真正的量產瓶頸，將集中在光學對位與測試環節，尤其是主動對位（Active Alignment，AA）與模組測試（Module Testing）。
他指出，單模光纖（Single-mode Fiber）核心僅約9微米，非常細小，只要光纖尺寸、角度或凹槽出現些微誤差，就可能影響光學對位精度，也讓光纖模組與光學元件之間的組裝難度大幅提升。
過去傳統半導體封裝多半可透過自動化設備快速完成測試，但導入光纖模組後，測試流程將變得更加複雜。目前最大挑戰，在於如何一次完成多組光纖與OE的同步對位與測試，「現在不是放一次就能測，而是可能要放8次、16次甚至32次」，對量產效率形成極大壓力。
孫家彬指出，目前單一FAU可能已包含64根光纖，未來甚至增加至128根，每根光纖都需逐一完成對光程序。若每次對光仍需數秒甚至數十秒，累積後將大幅拖慢生產效率，也讓OE難以快速放量。
此外，CPO Module不像傳統封裝只需將晶片放入Socket測試，還需額外逐一安裝FAU，且數量會隨OE增加而提高，也將進一步拉長測試流程。為解決相關問題，產業近年積極導入多軸向平台等精密對光技術，穎崴也同步研究測試專用FAU與自動校正（Self-alignment）等技術，希望降低測試難度與時間成本。
穎崴布局後段測試 CPC成短期替代方案
談到穎崴在CPO領域布局，孫家彬表示，公司主要聚焦後段測試環節，涵蓋Wafer、Die、Package、Optical Engine到CPO Module等不同測試階段。在晶圓級測試方面，可支援「上電下光」架構；若晶片切割成Die後，則可改採「上光下電」測試方式。至於封裝與模組測試，穎崴則透過自主開發的雙邊探測系統與HyperSocket等方案，協助客戶整合至Wafer與封裝測試環境。
孫家彬表示，由於OE若已直接連接光纖，將大幅增加自動化測試與搬運難度，因此量產初期多半會先移除光纖，以提升測試與生產效率。
他也提到，近期產業重新關注共同封裝銅（CPC）技術。由於CPO量產目前仍面臨不少瓶頸，近一年已有不少客戶開始將CPC視為短期替代方案。不過，他認為，CPC受限於連接器尺寸與傳輸密度，長期擴充能力仍不如CPO，因此未來高速傳輸主流仍將回到光學架構。
此外，隨著AI晶片封裝尺寸持續放大，目前不少AI晶片封裝已超過100mm，未來不論CPO或CPC模組都將更加大型化，也讓Socket強度與Warpage（翹曲）問題更加明顯。因此，穎崴正透過HyperSocket等方案強化測試能力，以因應大型封裝與高速傳輸需求。
在高速傳輸方面，孫家彬表示，目前業界已進入224Gbps PAM4世代，下一步將挑戰448Gbps，對材料平整度、訊號損耗與雜訊控制要求也將進一步提高。
點擊閱讀下一則新聞
