根據台積電官網說明，隨著先進製程複雜度持續提高，單靠電晶體微縮已難以持續改善PPA（效能、功耗、面積）表現，DTCO成為關鍵，其核心概念在於讓晶片設計與製程技術從開發初期就同步協同優化，以提升效能、降低功耗、增加電晶體密度，同時兼顧成本與量產良率。目前DTCO技術也已延伸至NanoFlex、先進封裝與3D IC等領域。
台積電指出，2奈米（N2）製程已正式量產，並導入NanoFlex架構，透過「Merge OD」設計，在相同電壓下可提升15%運算速度，或在相同效能下降低15%功耗。至於次世代A14製程，則採用升級版NanoFlex Pro架構，首度導入「1.5倍Cell Height Merge OD」設計，相較N2可再提升10%至15%效能，同時讓晶片面積縮小20%，並全面支援Super Power Rail背面供電技術，以提升整體供電效率與PPA表現。
記憶體設計方面，台積電也持續推進SRAM DTCO技術。吳建德表示，N2P導入NanoSheet與hybrid dual-rail SRAM設計後，可降低最低操作電壓（Vmin），相較傳統single-rail架構，Vmin可降低超過200毫伏（mV），同時節省40%能耗。N2U則在維持IP相容性的情況下，相較N2P可再提升3%至4%效能，並降低8%至10%功耗。
台積電目前也已完成A14 V0.5版本EDA（電子設計自動化）工具布局，涵蓋數位設計、時序驗證、實體驗證與類比模擬等功能。台積電並與EDA夥伴合作，導入AI-enhanced APR flow與agentic AI flow，希望透過AI提升晶片設計效率、生產力與PPA表現。
先進封裝方面，台積電已量產全球最大5.5倍光罩尺寸CoWoS，並持續朝超過14倍光罩尺寸推進，以滿足AI算力快速成長需求。吳建德指出，隨著CoWoS尺寸放大、SoC數量增加，以及SoIC堆疊技術演進，預估2024年至2029年間，單一CoWoS中的AI運算電晶體數量將增加超過48倍，SoC數量也將由2顆提升至超過24顆。
在HBM方面，單一CoWoS中的HBM頻寬預計同期提升34倍，主要受惠HBM數量由8顆增加至24顆，並由HBM3升級至HBM4E，同時HBM base die也將導入N3P製程。
此外，台積電也積極布局矽光子COUPE技術，透過垂直堆疊電子（EIC）與光子（PIC）晶片，打造高密度光學引擎（OE），以支援AI伺服器scale-up與scale-out需求。吳建德表示，COUPE可提升5倍至10倍功耗效率、降低10倍至20倍延遲，同時縮小封裝體積。
面對AI晶片封裝功耗持續攀升，台積電也同步推進Power Delivery與Thermal DTCO技術，透過MIM與EDTC電容設計降低4倍電壓突降問題，並結合無上蓋封裝、高銅載板與熱點分散等散熱技術，可降低40%熱阻。
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