【記者呂承哲／台北報導】AI算力快速擴張，先進封裝也從晶片整合走向系統級競賽。台積電先進封裝研發處長陳燕銘今（1）日在SEMICON Taiwan 2026異質整合國際高峰論壇表示，AI計算效能目前每年成長約4至5倍，推動硬體從SoC微縮轉向系統整合縮放，隨CoWoS尺寸與晶片數持續增加，單一封裝總功耗很快將增加6倍。他更在會後直言，散熱「不是將要成為瓶頸，而是已經是瓶頸」，台積電長期目標將朝取消TIM介面材料、讓微通道直接製作在晶片背面的TIM-less高度整合水冷架構發展。
陳燕銘指出，異質整合並非全新概念，但隨AI快速演進，已成為現代AI引擎的重要基礎。過去業界一度擔憂大型語言模型（LLM）受到高品質預訓練資料不足限制，但強化學習、訓練後等演算法持續創新，加上推論從簡單問答走向多重推理、思維鏈及AI Agent，帶動算力需求持續攀升。
為滿足AI硬體需求，基礎設施必須同時朝Scale-in、Scale-up、Scale-out及Scale-across發展，涵蓋運算效率、記憶體頻寬、互連、供電及冷卻。台積電則透過先進製程、SoIC 3D堆疊、矽光子及CoWoS平台，整合邏輯晶片、HBM、局部矽互連（LSI）、整合式電壓調節器（IVR）及深溝槽電容器（DTC）。
先進製程方面，台積電N2已進入量產，後續將透過A16、A14持續推進埃米世代；SoIC自2023年量產，目前N5、N3及N2 SoIC均部署6微米Pitch方案，未來A14 SoIC將進一步縮至4.5微米，規劃2029年進入大批量生產。
HBM同樣是AI算力擴張關鍵。陳燕銘指出，採用N12製程Base Die的HBM4，可降低約45%能耗並帶來2.5倍頻寬提升；未來HBM5將採用N3 Base Die，再取得額外2.5倍頻寬成長。Die-to-Die互連方面，CoWoS凸塊間距由45微米縮至35微米後，在6.4Gbps資料速率下，可增加30%頻寬並節省30%能源；SoIC Pitch由9微米縮至4.5微米，頻寬密度則可提高4倍。
矽光子方面，台積電第一代COUPE已於今年量產，未來將結合400Gbps調變器、多波長及多排FAU，預計2027至2028年傳輸頻寬可達4Tbps。相較1公尺銅線傳輸每bit約需30 picojoule能量，將COUPE放在PCB並改採光傳輸，可帶來2倍能源效率；進一步放上基板形成CPO，能源效率再提升2倍、延遲縮短10倍，未來若直接整合至Interposer，能源效率還可再提升5倍。
CoWoS光罩尺寸也持續放大。陳燕銘透露，台積電今年已量產全球最大的5.5倍尺寸CoWoS，良率穩定超過98%；明年將推出9倍光罩平台，未來再朝14倍、甚至超過14倍發展。從2024年至2029年，隨CoWoS由3.3倍光罩擴至14倍以上，單一系統邏輯晶片由2顆N7 Die增加至最多24顆SoIC Die，預估可帶來約48倍電晶體數量增益，記憶體頻寬同期則可成長超過34倍。
不過，整合規模放大也讓散熱壓力急升。陳燕銘預估，單一封裝總功耗很快將增加6倍，因此系統技術共同最佳化（STCO）將成下一代AI系統關鍵。台積電正透過DTC、IVR降低供電阻抗與電壓驟降，同時從封裝材料、SoIC載體、熱點配置及散熱結構著手，目前CoWoS系統已展示最高約40%的熱阻改善。
散熱技術也從氣冷走向液冷。陳燕銘指出，下一步將進一步整合封裝散熱器與水冷板，包括微通道上蓋、噴射衝擊冷卻（Jet Impingement）、雙相冷卻（Two-phase Cooling）等方案，長期「終極目標」則是取消TIM介面散熱材料，直接將微通道製作在晶片背面，打造TIM-less高度整合冷卻架構。
他在問答更強調，散熱「不是將要成為瓶頸，而是已經是瓶頸」。隨封裝尺寸持續擴大，翹曲與可靠度窗口也同步縮小，因此散熱設計不能只追求冷卻效率，還必須兼顧封裝表面平坦度與可靠性。
至於SoIC持續微縮的量產挑戰，陳燕銘表示，關鍵仍在CMP與表面平坦化控制。隨Pitch縮小，介電質與銅介面的平坦度要求更嚴格，展示可行性是一回事，要維持極高良率的量產又是另一回事，如何透過嚴格製程控制及高度可重複性維持良率，仍是3D IC量產的重要挑戰。
陳燕銘表示，AI縮放將持續驅動電晶體與異質整合技術演進，STCO也將成為下一代AI系統不可或缺的核心能力，台積電將透過3Dblocks及3DFabric聯盟，串聯EDA、IP、記憶體、封測、基板及測試業者，共同推進下一代AI平台。
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