張志偉表示，外界熟悉台積電在先進製程及卓越製造（Technology Excellence）的領先優勢，但較少人了解Design Technology Platform（DTP）團隊扮演角色。DTP負責串連製程與IC設計，建立Design Collateral、Design Flow及EDA整合平台，並與EDA夥伴共同優化工具，協助客戶充分發揮製程效能，這也是3D IC發展的重要基礎。
他指出，3DIC核心技術TSV（矽穿孔）看似只是垂直導通孔，實際上涉及大量EDA建模工作，包括Layer、Via定義、APR表示方式、LVS驗證及Design Rule建立等。台積電已將相關模型與設計規範整合至設計平台，客戶無須自行處理複雜細節；此外，不同TSV落點也會影響電阻與電容特性，因此需重新建立RC模型，才能精準分析整體系統效能。
張志偉表示，目前台積電3DFabric已涵蓋3D堆疊、CoWoS、HBM Base Die、Local Silicon Interconnect（LSI）、Integrated Voltage Regulator（IVR）、Embedded Decoupling Capacitor（EETC），以及整合Electrical IC與Photonics IC的COUPE平台，形成完整異質整合技術架構。
他強調，3DFabric不只是封裝平台，更是AI系統整合平台，核心能力包括Compute Scaling、Bandwidth Scaling、Power Scaling及Scale-out。其中，CoWoS提升Die-to-Die頻寬，3D堆疊提高電晶體密度，而IVR則透過將電壓調節器移近晶片，降低傳輸電流與功率損耗，改善供電效率。隨HBM4、HBM5及光子（Photonics）高速互連發展，未來AI系統也將逐步由銅互連走向光互連。
張志偉指出，目前主流AI處理器已採3.5倍光罩尺寸（Reticle Size）搭配12顆HBM，未來將持續推進至9.5倍甚至14倍Reticle，代表摩爾定律正由電晶體微縮延伸至先進封裝，透過更大封裝持續提升系統效能。
隨著3D堆疊讓功率密度快速提高，熱、功耗及機械應力彼此交互影響，使3DIC設計遠比2DIC複雜，因此EDA工具也必須具備更完整的自動化分析能力。
為解決多種封裝架構帶來的設計複雜度，台積電推出3Dblox，將3DIC拆解為Chiplet、Interface及Connection三大元件，建立統一描述語言，讓EDA工具能完整理解各Chiplet、Interposer及TSV間的連接關係，提升3D驗證與系統分析效率。
針對InFO封裝複雜的Routing需求，台積電建立XML格式Techfile，完整記錄設計規範，並與Siemens合作，讓EDA工具可自動完成符合製程要求的繞線。張志偉表示，目前Expedition Auto-routing已完成六項測試案例驗證，可大幅縮短設計時間。
他指出，台積電近年持續深化與西門子EDA合作，包含Innovator3D支援3Dblox、Calibre 3DSTACK提供3D驗證、3D Thermal完成熱分析認證，以及Expedition最佳化InFO自動繞線。未來AI晶片競爭將不只是製程領先，更在於誰能建立完整的3D IC設計生態系，協助客戶更快、更有效率完成下一代AI晶片開發。
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