【記者呂承哲／台北報導】AI算力高速成長，晶片間資料傳輸正面臨「I/O Wall」瓶頸。台積電副專案處長陳明發今（31）日在SEMICON Taiwan 2026矽光子國際論壇表示，AI運算能力每2年約成長3倍，但I/O互連頻寬同期僅提升1.4倍，差距持續擴大，傳統銅線也逐漸逼近高速、長距離傳輸極限，光學I/O將成AI與HPC重要發展方向。
陳明發指出，根據高盛預估，受到Agentic AI（代理式AI）崛起帶動，全球AI Token使用量至2030年將達120 quadrillion（12京）個，較2026年大增24倍。面對快速攀升的運算需求，光傳輸效能將愈來愈重要。
從運算、記憶體到互連的擴展速度來看，AI邏輯運算能力每2年成長約3倍，記憶體約1.6倍，但互連僅約1.4倍，形成「I/O Wall」。陳明發表示，提升I/O傳輸效能已成關鍵，傳統銅線在高頻環境下難以支援長距離傳輸，透過光傳輸則能延伸訊號距離，支援AI資料中心Scale-up及Scale-out架構。
台積電展示從銅線、可插拔光模組（Pluggable Optics），進一步走向CPO（Co-Packaged Optics，共封裝光學）及OOI（Optics on Interposer）的技術路徑。相較銅互連，CPO及OOI可帶來約4至10倍電源效率提升，延遲則可降至銅互連的十分之一以下，低損耗光學引擎成為其中關鍵。
陳明發也揭露台積電AI整合平台架構，透過CoWoS整合高效能記憶體、邏輯晶片及TSMC-SoIC，再將TSMC-COUPE光學引擎整合至封裝，COUPE內部則整合EIC（電子積體電路）及PIC（光子積體電路），讓電訊號進一步轉換為光訊號傳輸。
值得注意的是，台積電COUPE目前分為兩種光耦合方案，包括COUPE-GC（Grating Coupling，光柵耦合）及COUPE-EC（Edge Coupling，邊緣耦合）。其中COUPE-GC關鍵結構包括Si lens（矽透鏡）、Cu BMR（銅製背面反射鏡）及Si/SiN光柵耦合器；COUPE-EC則採EC facet與SiN tip，透過晶片邊緣進行光訊號耦合。
為加速客戶導入矽光子，台積電也提供完整PDK（製程設計套件），涵蓋Waveguide（光波導）、Bend、Coupler、Modulator（調變器）及Photodetector（光偵測器）等元件，協助客戶縮短矽光子晶片設計及產品上市時間。
頻寬擴展方面，台積電採取兩大策略，一是「Fast and Narrow」，提高單通道速度，由200Gbps朝400Gbps甚至更高速度發展，同時增加Lane數量，推升整體頻寬；另一方向為「Slower and Wider」，透過增加WDM（波分多工）波長數量，由單波長朝4、8、16個甚至更多波長擴展。
COUPE元件效能也持續改善。陳明發指出，透過Inductive Peaking、MRM（微環調變器）及EIC Driver共同優化，模擬顯示MRM頻寬可提升約1.8倍，朝200Gb/s以上傳輸能力推進。
在COUPE-GC方面，台積電2025年至2026年間持續降低插入損耗，其中每個1DGC改善5.3%，每個2DGC改善約11.03%，有助增加光鏈路的功率預算。
COUPE-EC也同步改善，SiN tip的偏振相依損耗（PDL）改善4.6%，晶圓內SiN Tip Coupler的耦合損耗分布範圍則可控制在9.8%以內，提升光耦合效能及製程一致性。
異質整合則是COUPE下一步重點。陳明發表示，未來可進一步在COUPE背面異質整合Modulator（調變器）、SOA（半導體光放大器）及Light Source（光源），同時COUPE本身也能作為Optical Interposer（光學中介層），擴大光電整合彈性。
陳明發強調，在AI與HPC對頻寬及能源效率要求持續攀升下，Optical I/O已成重要發展方向。台積電將持續提升COUPE平台效能，以滿足CWDM及DWDM應用，並透過STCO（System and Technology Co-Optimization，系統與技術協同最佳化），推進COUPE與CoWoS封裝整合，因應不同AI應用需求。
針對EC設計，陳明發指出，EC鏡面主要目的之一，是協助客戶進行晶圓級測試。過去客戶無法直接掌握晶圓良率，必須將晶圓送往封測廠，經切割、COUPE組裝後才能確認良率，不僅增加成本，也耗費更多時間。因此，台積電希望透過EC協助客戶建立晶圓級測試能力，提前確認良率並降低成本。
至於COUPE與CoWoS整合及光學元件封裝，陳明發指出，由於不同客戶的封裝系統差異相當大，因此必須與客戶密切合作、互相配合，共同打造系統並降低整合風險。
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