在分離式矽電容方面，S-SiCap Gen4 電容值密度已提升至 3.8 μF/mm²，較前一代 Gen3 成長逾五成。為因應 AI 與 HPC 對高效能與功率密度的需求，Gen4 亦率先導入嵌入式基板（Embedded Substrate）封裝，目前已送樣進行製程驗證，預計自 2026 年起逐步導入量產。
另一產品線 S-SiCap Interposer 則以矽晶圓作為中介層基板，內建高密度矽電容，可顯著強化裸晶對裸晶（Die-to-Die）、SerDes 與高頻寬記憶體（HBM）等高速 I/O 應用的電源與訊號穩定性。愛普並與供應鏈合作導入接合曝光（reticle-stitching）技術，擴大中介層裸晶面積，以承載更多 Chiplet IC，滿足先進封裝朝高整合度發展的需求。目前 S-SiCap Interposer 已完成客戶端封裝與可靠度驗證，並於第三季末正式進入四個 reticle 的量產階段，新專案亦陸續展開。
愛普科技總經理洪志勳表示，隨著 AI 與 HPC 應用快速成長，市場對電源完整性與高速訊號傳輸的要求日益嚴苛。S-SiCap 透過分離式與中介層兩種整合路徑，兼顧效能、整合度與設計彈性，可滿足新世代 AI 與 HPC 系統需求。展望後續，公司亦積極開發可應用於有機中介層（Organic Interposer）的矽電容產品，持續擴大布局。
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